삼성전자메모리사업부 반도체공정기술

"8대 공정"은 목록이 두 개예요. 웨이퍼가 칩이 되는 순서와, 팹 안에서 엔지니어가 맡는 담당 구역입니다.

웨이퍼는 어떤 네 구간을 거쳐 메모리 칩이 될까?

칩은 네 구간을 지나고, 공정기술 엔지니어가 일하는 곳은 두 번째인 전공정(Fab)이에요. 이 구간에서 웨이퍼 위에 소자와 배선을 층층이 쌓습니다.

• 전공정은 다시 둘로 나뉩니다. FEOL(Front End of Line)은 트랜지스터와 커패시터 같은 소자를 만드는 앞부분이고, BEOL(Back End of Line)은 소자들을 금속선으로 잇는 뒷부분이에요.
• "전공정/후공정"과 "FEOL/BEOL"은 다른 구분입니다. 전자는 팹과 패키지를 가르고, 후자는 팹 안에서 소자와 배선을 가릅니다.
• EDS의 ET(Electrical Test)는 트랜지스터·저항 같은 개별 소자의 직류 특성을 재는 검사예요. WBI(Wafer Burn-In)는 웨이퍼에 열과 전압을 가해 초기 불량을 미리 끌어내는 검사입니다.
• Repair는 불량 셀을 여분 셀로 바꿔 살리는 작업이라, 메모리 수율을 올리는 단계예요. 삼성전자는 EDS를 "FAB 공정과 패키지 공정 사이에 진행"하는 전기적 특성 검사로 설명합니다.
• 수율(yield)은 웨이퍼 한 장에 설계된 칩 가운데 양품으로 판정된 칩의 비율이에요. EDS에서 나오는 수율이 전공정 엔지니어에게 돌아오는 성적표입니다.
• 최선단 메모리의 총 공정 스텝 수와 팹 투입부터 출하까지 걸리는 기간: 삼성전자 제품별 수치는 공개 자료 미확인이에요. 업계에서는 통상 수백 스텝 이상, 몇 달이 걸린다고 설명합니다.

교과서의 8대 공정과 직무기술서의 8대 공정은 왜 다를까?

분류 기준이 달라서예요. 삼성전자 반도체 뉴스룸은 2020년 1월 16일 "반도체 8대 공정 한 눈에 보기"에서 제품이 지나가는 순서를 따라 목록을 만들었습니다. 2026년 하반기 공채 직무기술서는 메모리사업부 반도체공정기술 Role 첫 줄에, 팹 안에서 설비와 기술이 묶이는 단위를 따라 목록을 적었어요.

앞의 것은 "웨이퍼가 칩이 되는 순서"이고, 뒤의 것은 "팹 안에서 엔지니어가 맡는 담당 구역"입니다.

• 교과서 목록은 한 번 지나가면 끝나는 순서처럼 읽혀요. 하지만 실제 전공정에서는 산화·포토·식각·증착·이온주입·금속 배선이 층마다 수십 번 되풀이됩니다.
• Clean과 CMP는 스스로 패턴이나 막을 만들지 않고 다른 공정의 앞뒤를 받쳐서 교과서 목록에서 빠졌어요. 그런데 미세화가 진행될수록 두 공정이 수율에 미치는 영향은 커졌습니다.
• 세정은 장비·소재 업계 자료에서 전체 스텝의 30% 안팎을 차지하는 공정군으로 소개돼요. 삼성전자 제품별 실제 비중은 공개 자료 미확인입니다.
• 이 직무의 업무 범위는 직무기술서 목록이에요. 직무 소개 문장도 "8대 공정기술, 기반기술을 연구/개발하여 생산성/품질/수율을 향상"이라고 적혀 있습니다.
• 직무기술서는 여덟 공정 옆에 검사(Inspection)·계측(Metrology)을 별도 Role로 둡니다. 계측은 여덟 공정에 들지 않지만 모든 공정 뒤에 붙는 아홉 번째 구역입니다.

여덟 공정은 각각 무엇을 어떤 원리로 할까?

표가 길어서 둘로 나눴어요. 첫 표는 무엇을 왜 하는지, 둘째 표는 무엇으로 하고 무엇을 관리하는지를 담았습니다.

• PR(photoresist, 감광막)은 빛을 받으면 성질이 바뀌는 고분자 막이에요. 빛 받은 곳이 녹으면 positive, 빛 받은 곳이 남으면 negative입니다.
• R = k1·λ/NA에서 λ는 빛의 파장이고, NA는 렌즈가 빛을 모으는 능력(개구수)이에요. k1은 공정이 얼마나 어려운 조건에서 그리는지를 나타내는 계수입니다.
• 플라즈마는 기체에 에너지를 줘서 전자, 이온, 라디칼(반응성이 큰 중성 입자)이 섞인 상태로 만든 것이에요.
• ALD(Atomic Layer Deposition, 원자층 증착)는 CVD의 한 갈래입니다. 전구체와 반응 기체를 번갈아 넣어 한 사이클에 원자층 하나 정도씩 쌓아요. 표면이 포화되면 더 붙지 않는 자기제한 반응을 쓰기 때문에 깊은 구멍 안에서도 두께가 거의 같습니다.

• 설비 회사 이름은 각 공정의 세계 시장에서 널리 알려진 공급사예요. 삼성전자 메모리 라인의 공정별 설비 공급사 비중은 공개 자료 미확인입니다.
• 선택비(selectivity)는 깎으려는 막의 식각률을, 깎이면 안 되는 막(마스크, 아래 막)의 식각률로 나눈 값이에요.
• step coverage는 단차 구조에서 측벽·바닥의 막 두께를 윗면 두께로 나눈 값입니다. gap fill은 좁은 틈을 빈 곳 없이 채우는 능력이에요.
• 열예산은 웨이퍼가 받은 온도와 시간의 누적이에요. 뒤 공정의 열이 앞에서 만든 접합과 막을 바꾸기 때문에, 공정이 뒤로 갈수록 쓸 수 있는 온도가 낮아집니다.
• electromigration(EM)은 전류를 따라 흐르는 전자가 금속 원자를 밀어 배선에 빈 곳이 생기는 현상이에요.

포토 광원은 어떻게 바뀌어 왔을까?

가장 짧은 파장은 EUV의 13.5nm예요. 이전 광원인 ArF(193nm)의 10분의 1이 안 됩니다.

한 제품 안에서도 층마다 다른 광원을 씁니다. 가장 미세한 층에만 EUV를 쓰고, 선폭이 넉넉한 층은 ArF나 KrF로 그려요. EUV는 장비 값과 처리 속도 때문에 층당 비용이 높기 때문입니다.

한 층은 왜 증착 → 포토 → 식각 → 세정 → 계측 순서로 만들까?

앞 단계가 뒤 단계의 조건을 만들어 주는 순서라서 바꿀 수 없어요. 깎을 막이 있어야 포토로 표시하고, 표시가 있어야 식각을 하기 때문입니다.

• 이온주입도 같은 틀을 씁니다. 포토로 PR 마스크를 만들고 → 이온주입 → PR 제거·세정 → 열처리(Diffusion) 순서예요. 식각 자리에 이온주입이 들어가고, 열처리가 뒤에 붙습니다.
• 포토가 그린 PR은 깊은 식각을 버티지 못해요. 그래서 깊게 깎아야 하는 층에서는 PR 아래에 하드마스크(비정질 탄소막 등 식각에 잘 견디는 막)를 CVD로 먼저 깝니다.
• PR 모양을 하드마스크에 옮긴 뒤 하드마스크로 본 식각을 해요. 포토 한 번에 증착과 식각이 두 번씩 들어가는 이유입니다.
• 계측이 사이클 끝에 있는 이유는 비용이에요. 불량을 그 층에서 잡으면 재작업이 가능한 경우가 있지만, 다음 막을 덮은 뒤에는 웨이퍼를 버려야 합니다.

V-NAND 채널 홀은 어떤 순서로 뚫을까?

V-NAND는 셀을 수직으로 쌓은 낸드플래시예요. 채널 홀은 쌓은 층 전체를 위에서 아래로 관통하는 구멍이고, 이 구멍 벽에 셀이 만들어집니다.

• 종횡비(aspect ratio)는 구멍의 깊이를 폭으로 나눈 값이에요. 층수가 늘면 깊이는 늘고 지름은 그대로이거나 줄어서 종횡비가 커집니다.
• 한 번에 뚫기 어려우면 층 묶음을 나눠서 뚫고 이어 붙여요(멀티 스택). 삼성전자는 2024년 4월 9세대 V낸드 양산을 알리며, 더블 스택(두 묶음) 구조에서 한 번에 뚫는 채널 홀 단수가 업계 최대라고 발표했습니다.
• 2026년 8월 31일 공개한 10세대 V낸드(V10)에 대해서는 400단 이상의 워드라인, 3스택 구조, 셀과 주변회로를 다른 웨이퍼에 만들어 붙이는 웨이퍼 본딩을 적용했다고 설명했어요.
• 9세대 V낸드의 단수는 회사가 숫자로 밝히지 않았습니다. 국내 언론은 286~290단으로 보도했어요.

DRAM 커패시터에는 왜 거의 모든 공정이 들어갈까?

한 단계 안에 CVD, Photo, Etch, Clean, Metal, Diffusion이 모두 들어가기 때문이에요. DRAM 셀은 트랜지스터 하나와 커패시터 하나로 이뤄지고, 커패시터에 전하가 있는지 없는지로 1과 0을 저장합니다. 셀 면적이 줄어도 저장 전하량은 유지해야 해서 커패시터를 가늘고 높은 기둥으로 세워요.

• 정전용량은 C = ε·A/d예요. 면적 A를 키우려고 기둥을 높이고, 유전율 ε을 키우려고 High-k 물질을 쓰고, 두께 d를 줄이려고 ALD를 씁니다. 세 변수 모두 공정의 한계와 만나요.
• 한 공정의 결과가 다음 공정의 입력이 되므로, 몰드 홀이 조금 휘면 전극 두께와 유전막 두께, 기둥의 기울어짐까지 차례로 영향을 받습니다.

공정마다 얻는 것과 잃는 것은 무엇일까?

여덟 공정 모두 한쪽을 얻으면 다른 쪽을 내줘야 하는 짝이 정해져 있어요.

아래는 공정마다 정의, 원리, 얻는 것과 잃는 것, 메모리 제품에서 어려운 점을 네 칸으로 나눈 뼈대예요. 30~60초 안에 말할 수 있는 분량입니다.

Photo

• 정의 마스크의 회로 모양을 빛으로 PR에 옮기는 공정입니다.
• 원리 PR 도포 → 소프트 베이크 → 노광 → 노광 후 베이크(PEB) → 현상 → 하드 베이크 순서로 진행해요. 빛 받은 PR의 용해도가 달라져 현상액에서 모양이 남고, 최소 선폭은 R = k1·λ/NA입니다.
• 얻는 것과 잃는 것 파장을 줄이거나 NA를 키우면 더 작게 그리지만, 초점심도(DOF = k2·λ/NA²)가 얕아져 표면의 작은 단차에도 초점이 벗어나요. PR을 얇게 하면 패턴이 덜 쓰러지지만 식각을 버티는 힘이 줄어듭니다.
• 메모리에서 어려운 점 DRAM 셀은 같은 모양이 가장 촘촘하게 반복되는 패턴이라 해상도 한계에 먼저 닿아요. EUV는 광자 수가 적어 같은 조건에서도 선이 끊기거나 붙는 확률적 결함이 생기고, 층이 수십 개 겹치므로 overlay 관리가 수율을 좌우합니다.

Etch

• 정의 마스크가 가리지 않은 막을 깎아 포토의 모양을 실제 막에 옮기는 공정입니다.
• 원리 건식 식각은 플라즈마의 라디칼(화학 반응)과 가속된 이온(물리적 충돌)을 함께 써요. 이온이 수직으로 내려오고 측벽에는 보호막(폴리머)이 생겨, 아래 방향으로만 깎이는 이방성 식각이 됩니다. 습식 식각은 약액으로 모든 방향을 같은 속도로 깎아요(등방성).
• 얻는 것과 잃는 것 이온 에너지를 올리면 식각률과 수직도가 좋아지지만 마스크도 빨리 닳고(선택비 저하) 아래 막이 손상돼요. 측벽 보호를 강하게 하면 옆으로 덜 파이지만 구멍이 좁아지거나 중간에 멈춥니다.
• 메모리에서 어려운 점 V-NAND 채널 홀과 DRAM 커패시터 홀은 종횡비가 매우 커서, 이온과 반응 기체가 바닥까지 닿기 어려워요. bowing, 구멍 휨, not-open이 대표 불량입니다.

Clean

• 정의 웨이퍼 표면의 입자, 유기물, 금속, 자연 산화막, 앞 공정의 잔류물을 없애는 공정입니다.
• 원리 오염 종류마다 약액이 달라요. SC-1은 입자와 유기물, SC-2는 금속, DHF는 산화막, SPM은 PR 같은 유기물을 맡습니다. 약액 처리 뒤에는 초순수로 헹구고 말려요.
• 얻는 것과 잃는 것 약액을 진하게 하거나 물리력(초음파, 스프레이)을 키우면 오염은 잘 떨어지지만, 막이 더 깎이고 미세 패턴이 손상됩니다.
• 메모리에서 어려운 점 가늘고 높은 구조는 말릴 때 액체의 표면장력(모세관 힘)에 쓰러져요. DRAM 커패시터 기둥이 대표 사례이고, 표면장력이 낮은 IPA 건조나 초임계 CO₂ 건조를 씁니다. 깊은 구멍 바닥까지 약액을 넣고 다시 빼내는 것도 어려워요.

CMP

• 정의 슬러리의 화학 작용과 패드의 기계적 마찰로 표면을 평평하게 가는 공정입니다.
• 원리 웨이퍼를 뒤집어 회전하는 패드에 누르고 슬러리를 흘려요. 슬러리가 표면을 화학적으로 무르게 하고 연마 입자가 벗겨 냅니다. 연마율은 누르는 압력과 상대 속도에 비례해요(Preston 식).
• 얻는 것과 잃는 것 압력과 속도를 올리면 빨리 갈리지만 스크래치와 불균일이 늘어납니다. 금속을 확실히 걷어 내려고 오래 갈면 dishing과 erosion이 커져요.
• 메모리에서 어려운 점 셀 영역과 주변회로 영역은 패턴 밀도가 달라 같은 조건에서도 깎이는 양이 달라요. 층수가 많은 V-NAND는 단차가 크고, 웨이퍼끼리 붙이는 본딩 구조에서는 붙일 표면을 나노미터 수준으로 평탄하게 만들어야 합니다.

Diffusion

• 정의 고온에서 산화막을 기르고, 막을 쌓고, 열처리하는 공정군입니다. 이름은 불순물을 열로 퍼뜨려 넣던 옛 방식에서 왔고, 지금은 퍼니스와 급속 열처리 설비에서 하는 열공정 전반을 가리켜요.
• 원리 산화는 산소(건식) 또는 수증기(습식)가 실리콘과 반응해 SiO₂를 기르는 반응이에요. 막이 얇을 때는 표면 반응 속도가, 두꺼워지면 산화제가 막을 뚫고 들어가는 확산 속도가 성장 속도를 정합니다. 열처리(anneal)는 이온주입으로 깨진 결정을 복구하고 불순물을 격자 자리에 넣어 전기적으로 활성화해요.
• 얻는 것과 잃는 것 건식 산화는 느리지만 막질이 좋아 게이트 산화막에 쓰고, 습식 산화는 빠르지만 막질이 떨어져 두꺼운 막에 씁니다. 온도와 시간을 올리면 활성화와 손상 복구는 잘되지만 불순물이 설계보다 넓게 퍼져요.
• 메모리에서 어려운 점 소자가 작아질수록 접합을 얕게 유지해야 해서 쓸 수 있는 열예산이 줄어듭니다. 그래서 수 초 이하로 짧게 가열하는 급속 열처리를 써요. 배치 퍼니스는 웨이퍼 수십 장 이상을 한꺼번에 처리하므로 위치마다 두께를 같게 맞추는 것이 관리 대상입니다.

IMP

• 정의 불순물(도펀트) 이온을 가속해 실리콘에 넣는 공정입니다.
• 원리 이온 소스에서 만든 이온 가운데 질량 분석기로 원하는 이온만 고르고, 가속해 웨이퍼에 주사해요. 주입량은 빔 전류와 시간으로, 깊이는 가속 에너지로 정합니다. 붕소(B)는 p형, 인(P)과 비소(As)는 n형을 만들어요.
• 얻는 것과 잃는 것 열확산 방식보다 양과 깊이를 정밀하게, 낮은 온도에서 조절할 수 있어요. 대신 이온이 결정을 깨뜨리므로 열처리가 뒤따라야 하고, 그 열이 불순물을 다시 퍼뜨립니다. 에너지를 올리면 깊이 들어가지만 손상도 커져요.
• 메모리에서 어려운 점 이온이 결정의 빈 통로를 따라 설계보다 깊이 들어가는 channeling을 막으려고, 웨이퍼를 몇 도 기울여 주입합니다. 패턴이 높고 좁으면 기울인 빔이 패턴에 가려 닿지 않는 그림자가 생겨요. 문턱전압(Vt)은 주입량에 민감해서 dose 편차가 곧 셀 특성 편차가 됩니다.

Metal

• 정의 소자의 전극과 소자 사이를 금속으로 잇는 콘택과 배선을 만드는 공정입니다.
• 원리 금속을 올리는 방법은 세 가지예요. PVD(스퍼터링)는 플라즈마 이온으로 타깃을 때려 튀어나온 원자를 쌓습니다. CVD·ALD는 금속을 포함한 기체를 반응시켜 쌓고(텅스텐, TiN), 전기도금은 구리 이온을 전류로 환원시켜 채워요. 구리는 식각이 어려워서, 절연막에 홈을 먼저 파고 구리를 채운 뒤 CMP로 넘친 부분을 걷어 내는 다마신(damascene) 방식을 씁니다.
• 얻는 것과 잃는 것 구리는 알루미늄이나 텅스텐보다 저항이 낮지만 실리콘과 절연막으로 퍼져 들어가므로 확산방지막이 필요해요. 확산방지막을 두껍게 하면 안전하지만, 좁은 배선에서는 저항 높은 방지막이 단면을 차지해 전체 저항이 올라갑니다. PVD는 막이 순수하지만 깊은 구멍의 벽과 바닥에는 얇게 쌓여요.
• 메모리에서 어려운 점 배선이 가늘어지면 저항(R)이, 간격이 좁아지면 기생 정전용량(C)이 커져 신호가 늦어집니다(RC 지연). DRAM은 셀 영역의 워드라인과 비트라인에 텅스텐과 TiN을 쓰고, V-NAND는 수백 층의 워드라인 자리를 옆 틈으로 금속을 넣어 빈 곳 없이 채워야 해요.

CVD

• 정의 기체 전구체를 웨이퍼 표면에서 반응시켜 박막을 쌓는 공정입니다.
• 원리 전구체가 표면에 도달 → 흡착 → 반응 → 부산물 탈착의 순서예요. 에너지를 열로 주면 열 CVD(LPCVD 등), 플라즈마로 주면 PECVD입니다. ALD는 전구체와 반응 기체를 번갈아 넣는 CVD의 한 갈래예요.
• 얻는 것과 잃는 것 온도를 올리면 막질과 증착률이 좋아지지만 열예산을 써요. PECVD는 낮은 온도에서 빠르게 쌓지만 막에 수소 같은 불순물이 남고 step coverage가 떨어집니다. ALD는 두께와 step coverage가 가장 정밀하지만 가장 느려요.
• 메모리에서 어려운 점 V-NAND는 산화막과 질화막 수백 층을 같은 두께로 쌓아야 하고, 쌓인 응력이 웨이퍼를 휘게 해 다음 포토의 정렬을 어렵게 만들어요. DRAM 커패시터와 V-NAND 채널 홀 안쪽은 종횡비가 커서 ALD가 아니면 위아래 두께를 맞추기 어렵습니다.

DRAM과 V-NAND는 왜 어려운 공정이 다를까?

DRAM은 평면에서 더 작게 그려야 하므로 포토가, V-NAND는 위로 더 높이 쌓아야 하므로 식각과 증착이 먼저 한계에 닿습니다. 같은 "미세화"라도 제품에 따라 병목 공정이 달라요. V-NAND는 선폭을 줄이는 대신 층을 쌓는 방식이어서 EUV 의존도가 DRAM보다 낮습니다.

• 병목은 한 공정에서 끝나지 않습니다. 식각이 깊어지면 그 구멍을 씻는 세정, 안을 채우는 ALD, 결과를 확인하는 계측이 함께 어려워져요.
• 깊은 구멍의 바닥은 위에서 내려다보는 전자현미경(CD-SEM)으로 보기 어려워서, 계측도 따로 기술 개발이 필요한 영역입니다.
• 극저온 식각은 웨이퍼를 영하 수십 ℃ 이하로 식혀 반응 기체가 구멍 바닥 표면에 더 잘 달라붙게 하는 방법이에요. 장비사 TEL은 2023년 VLSI 심포지엄에서 깊이 10µm 채널 홀을 33분에 식각했다고 발표했습니다(장비사 실험 조건).

전공 다섯 갈래는 어떤 공정과 이어질까?

직무기술서의 권장 과목과 각 공정의 원리를 맞대 보면 연결이 보여요. 회사가 전공별 공정 배치 기준을 밝힌 자료는 공개 자료 미확인이고, 실제 배치는 전공과 다를 수 있습니다.

• "반도체공정" 또는 "반도체집적공정"은 전기전자, 재료/금속, 화학/화공 세 전공의 권장 과목에 공통으로 들어 있어요. 기계와 물리의 권장 과목에는 공정 과목이 없고 역학과 물리 기초 과목만 적혀 있습니다.
• 물리 전공 권장 과목에는 "플라즈마 기초"가 따로 있어요. 플라즈마는 건식 식각, PECVD, 스퍼터링(PVD), 이온주입의 이온 소스에 공통으로 쓰입니다.
• 한 공정은 여러 전공과 닿아요. CMP는 화학(슬러리)과 기계(압력·마찰)가 함께 있고, 식각은 물리(플라즈마)와 화학(표면 반응)이 함께 있습니다. 전공 하나가 공정 하나에만 대응하는 구조가 아니에요.
• 직무기술서 Requirements의 "반도체 소자의 물리적/재료화학적 분석"과 "빅데이터 분석 역량"은 전공과 관계없이 공통으로 요구됩니다. 공정 데이터 모니터링과 불량 원인 분석이 모든 단위 공정의 일상 업무이기 때문이에요.

공정기술·공정설계·설비기술은 여덟 공정을 어떻게 다르게 볼까?

세 직무는 같은 공정을 보면서도 보는 단위가 달라요. 공정기술은 단위 공정 하나를, 공정설계는 여러 공정을 가로로 묶어서, 설비기술은 공정이 도는 설비를 봅니다.

채널 홀 바닥 지름이 목표보다 좁게 나온 경우를 예로 들어 볼게요. 공정설계는 그 지름이 셀 전기 특성에 주는 영향을 따져 허용 범위와 앞뒤 공정의 조정 여지를 정합니다.

식각 공정기술은 가스 비율, 압력, 전력, 온도 같은 조건을 바꿔 프로파일을 되돌리고 조건을 표준으로 굳혀요. 설비기술은 특정 설비나 챔버에서만 생긴 문제인지, 부품 마모나 정기 보전 시기와 관련이 있는지 확인하고 설비를 고칩니다. 이 분담은 세 직무의 소개 문장에서 끌어낸 일반적인 구도이고, 실제 조직별 업무 경계는 공개 자료 미확인이에요.

공정기술 엔지니어는 구체적으로 어떤 일을 할까?

직무기술서 Role은 공정기술의 일을 다섯 묶음으로 적어요.

• 공정기술 엔지니어의 일은 "개발"과 "양산 관리" 두 가지가 한 문장에 함께 적혀 있어요. 새 제품에 맞는 공정 조건을 찾는 일과, 이미 정한 조건이 매일 같은 결과를 내도록 지키는 일입니다.
• 직무 소개 문장의 세 단어 "생산성/품질/수율"이 공정기술의 성과 지표예요. 생산성은 같은 시간에 처리하는 웨이퍼 수, 품질은 제품이 규격과 신뢰성을 만족하는 정도, 수율은 양품의 비율입니다.
• Requirements에 "배치 부서 및 업무에 따라 교대근무(변형교대) 수행 가능한 자"가 들어 있어요. 팹이 24시간 돌기 때문에 양산 라인을 맡는 부서는 교대로 일합니다.

전공정과 후공정의 일은 어떻게 다를까?

이 공고에서 메모리사업부 반도체공정기술의 근무지는 화성, 평택, 천안, 온양이에요. 화성과 평택은 전공정 팹이 있는 사업장이고, 천안과 온양은 패키지·테스트 사업장입니다.

• 같은 공고에서 TSP총괄도 반도체공정기술을 천안·온양 근무로 따로 모집해요. TSP는 Test & System Package의 약자로, 패키지와 테스트를 맡는 조직입니다.
• 전공정의 여덟 공정은 웨이퍼 위에 나노미터 크기의 소자를 만드는 일이에요. 후공정은 완성된 칩을 마이크로미터 크기에서 자르고, 쌓고, 잇고, 감싸는 일입니다.
• 다루는 크기와 재료도 달라요. 전공정은 실리콘과 박막을, 후공정은 기판·범프·몰딩 수지를 다룹니다.
• 두 영역의 경계는 흐려지고 있어요. HBM은 칩에 구멍을 뚫어 금속으로 채우는 TSV(실리콘 관통 전극)로 칩을 수직으로 잇는데, TSV를 만드는 식각, 증착, 도금, CMP는 전공정의 기술입니다.
• V10 낸드의 웨이퍼 본딩도 전공정 안에서 웨이퍼끼리 붙이는 접합 기술이에요.
• 메모리사업부 반도체공정기술 합격자가 천안·온양에 배치되는 비율과 그곳에서 맡는 공정: 공개 자료 미확인입니다.

면접에서 나올 기술 질문

공고의 주요업무와 자격요건에서 이어지는 예상 질문이에요.

• 반도체 8대 공정을 설명해 보세요. 웨이퍼 제조, 산화, 포토, 식각, 증착·이온주입, 금속 배선, EDS, 패키징의 제조 흐름을 한 문장으로 말한 뒤, 이 직무가 맡는 단위 공정은 Photo, Etch, Clean, CMP, Diffusion, IMP, Metal, CVD 여덟 가지라고 이어 말합니다. 직무기술서가 뒤의 목록을 적었으므로 두 목록을 다 알고 있다는 것을 보여 주고 뒤쪽을 중심으로 답하면 듣는 사람이 직무 이해도를 확인하기 쉬워요. 흔한 실수는 교과서 목록만 순서대로 외워 말하고 Clean과 CMP를 빼는 것, 그리고 실제 공정이 한 번에 끝나지 않고 층마다 반복된다는 점을 빠뜨리는 것입니다.
• 한 층의 패턴은 어떤 순서로 만들어지나요? 증착으로 막을 올리고, 포토로 PR에 모양을 그리고, 식각으로 막에 옮기고, PR을 벗기고 세정한 뒤, 계측으로 확인합니다. 다음 막을 덮으면 되돌릴 수 없어서 덮기 전에 계측해요. 흔한 실수는 세정과 계측을 빼고 "포토 → 식각 → 증착"만 말하는 것입니다.
• 포토 공정의 해상도는 무엇으로 정해지나요? R = k1·λ/NA로, 파장을 줄이거나 NA를 키우면 더 작게 그립니다. 그 대가로 초점심도가 얕아져 표면 평탄도 요구가 높아져요. 흔한 실수는 "EUV는 파장이 짧아서 좋다"에서 멈추고, 비용과 확률적 결함 때문에 층을 골라 쓴다는 점을 빼는 것입니다.
• 건식 식각과 습식 식각의 차이는 무엇인가요? 건식은 플라즈마의 이온과 라디칼로 한 방향으로 깎아 미세 패턴에 쓰고, 습식은 약액으로 모든 방향을 깎아 선택비가 높고 막 전체를 없앨 때 씁니다. 흔한 실수는 습식을 "옛 방식"으로만 말하는 것이에요. V-NAND 질화막 제거나 DRAM 커패시터 몰드 제거처럼 습식이 꼭 필요한 단계가 있습니다.
• PVD, CVD, ALD의 차이는 무엇인가요? PVD는 타깃에서 원자를 물리적으로 떼어 쌓고, CVD는 기체의 표면 화학 반응으로 쌓고, ALD는 자기제한 반응으로 한 사이클에 원자층 하나 정도씩 쌓습니다. step coverage는 ALD > CVD > PVD 순이고 속도는 그 반대예요. 흔한 실수는 ALD를 CVD와 무관한 별개 공정으로 말하거나 "ALD가 가장 좋은 방법"이라고 우열로 답하는 것입니다.
• 이온주입 뒤에 열처리를 하는 이유는 무엇인가요? 이온이 실리콘 결정을 깨뜨리고, 들어간 불순물도 격자 자리에 있지 않아 전기적으로 작동하지 않기 때문입니다. 열처리로 결정을 복구하고 불순물을 활성화하되, 불순물이 퍼지지 않도록 짧은 급속 열처리를 써요. 흔한 실수는 손상 복구만 말하고 활성화를 빼는 것입니다.
• CMP는 왜 필요한가요? 층을 쌓을수록 표면 단차가 커지는데, 포토는 초점심도 안에 있는 표면만 선명하게 그릴 수 있기 때문입니다. 다마신 배선에서 홈 밖으로 넘친 금속을 걷어 내는 데도 써요. 흔한 실수는 CMP를 기계적으로 가는 공정으로만 설명하고 슬러리의 화학 작용을 빼는 것입니다.
• 세정 공정이 미세화에서 더 어려워지는 이유는 무엇인가요? 문제가 되는 입자 크기가 작아지고, 패턴이 가늘고 높아져 말릴 때 모세관 힘에 쓰러지기 때문입니다. 세게 씻으면 패턴과 막이 손상되고 약하게 씻으면 오염이 남아요. 흔한 실수는 세정을 "물로 씻는 보조 공정"으로 낮춰 말하는 것입니다.
• DRAM과 V-NAND에서 가장 어려운 공정은 각각 무엇인가요? DRAM은 평면 선폭을 줄여야 해서 EUV 포토와 커패시터 형성(고종횡비 식각, ALD)이, V-NAND는 층수를 늘려야 해서 채널 홀 고종횡비 식각이 병목입니다. 흔한 실수는 두 제품을 가리지 않고 "EUV가 가장 중요하다"고 답하는 것이에요. V-NAND는 EUV 의존도가 낮습니다.
• 공정기술 엔지니어는 어떤 지표를 관리하나요? 공정마다 다릅니다. 포토는 CD와 overlay, 식각은 식각률·선택비·프로파일, 증착은 두께 균일도와 step coverage, CMP는 연마율과 평탄도, 이온주입은 dose와 에너지를 봐요. 공통으로는 수율, 결함 수, 설비 간 편차를 봅니다. 흔한 실수는 "수율을 관리한다"로만 답하고 공정별 지표를 하나도 대지 못하는 것입니다.
• 공정기술과 공정설계의 차이는 무엇인가요? 공정설계는 소자와 구조, 공정 순서, 각 공정의 목표값을 정하고, 공정기술은 단위 공정에서 그 목표값을 안정적으로 만들어 내며 수율과 불량을 책임집니다. 흔한 실수는 공정설계를 회로 설계와 섞거나, 공정기술을 "설비를 돌리는 일"로 설명해 설비기술과 섞는 것이에요.
• 수율이 갑자기 떨어지면 어디부터 확인하겠습니까? 불량 칩이 웨이퍼의 어디에 몰려 있는지(가장자리, 중심, 특정 방향), 특정 설비나 챔버를 지난 웨이퍼에만 생겼는지, 언제부터 생겼는지를 먼저 봅니다. 위치와 설비, 시점이 좁혀지면 그 공정의 측정 데이터와 설비 기록을 대조해요. 흔한 실수는 데이터를 나눠 보기 전에 원인을 하나로 단정하는 것입니다.

이 경험을 발표할 때 파고드는 질문

학부 실습, 공정 교육, 연구실 프로젝트에서 단위 공정을 해 본 경험을 발표할 때 이어지는 질문이에요.

• 그 조건을 고른 이유는 무엇인가요? 바꾼 변수(온도, 압력, 전력, 시간, 가스 비율)와 고정한 변수를 나눠 말하고, 그 값을 고른 근거가 선행 자료인지 직접 한 실험인지 밝히면 됩니다.
• 결과를 무엇으로 측정했고, 그 측정을 믿을 수 있나요? 측정 장비(SEM, 엘립소미터, 4-point probe 등)와 측정 위치·횟수, 반복했을 때의 편차를 말하면 됩니다. 한 번 잰 값인지 여러 번 잰 평균인지가 구분되어야 해요.
• 기대와 다르게 나온 결과는 무엇이었고 원인을 어떻게 좁혔나요? 실패한 조건을 숨기지 않고, 가능한 원인을 몇 개로 나눈 뒤 어떤 추가 실험이나 분석으로 하나씩 지웠는지를 말하면 됩니다.
• 팀 작업에서 본인이 직접 한 부분은 어디까지인가요? 공정 진행, 측정, 데이터 분석, 해석 가운데 직접 한 것과 장비 담당자나 팀원이 한 것을 나눠 말하면 됩니다.
• 학교 실습 장비와 양산 라인은 무엇이 다른가요? 웨이퍼 크기(실습은 작은 조각이나 소구경, 양산은 300mm), 웨이퍼 안과 웨이퍼 사이의 균일도, 설비 간 편차, 하루 수천 장을 같은 조건으로 재현해야 한다는 점을 말하면 됩니다.
• 그 공정의 앞뒤 공정에는 어떤 영향을 주나요? 본인이 한 공정의 결과(두께, 프로파일, 표면 상태)가 다음 공정의 입력이 된다는 점을, 이 패널의 한 사이클 순서에 맞춰 한 가지 예로 말하면 됩니다.