SK하이닉스양산기술·기반기술

웨이퍼 위에 막을 입히고, 무늬를 찍고, 깎는 일을 층마다 되풀이하는 것이 8대 공정의 전부예요.

8대 공정은 한 번 지나가는 순서일까?

아니에요. 8개 이름은 일직선으로 나열되지만, 3~5번은 층마다 되풀이됩니다. 층 하나를 만들 때 "증착 → 포토 → 식각 → 세정"이 한 바퀴 돌고, 그 사이에 이온주입과 CMP가 끼어들어요.

수십 개 층을 만들려고 이 바퀴를 수십 번 돕니다. SK하이닉스 수율 담당 구성원은 반도체가 "수백 번의 미세 공정"을 거친다고 표현했어요.

2분 설명은 네 덩어리로 나눠요

1. 웨이퍼 준비: 단결정 실리콘 원판을 만들어요.
2. 반복 구간: 막을 만들고(산화·증착), 무늬를 찍고(포토), 깎고(식각), 불순물을 넣고(이온주입), 씻고 평평하게 합니다(세정·CMP). 이 묶음을 층마다 되풀이하죠.
3. 연결: 소자를 금속선으로 이어요(금속 배선).
4. 선별과 제품화: 웨이퍼 상태에서 검사하고(EDS), 잘라서 포장한 뒤 다시 검사합니다(패키징·패키지 테스트).

이 네 덩어리로 말하면 8개 이름을 모두 넣고도 왜 이 순서인지가 함께 설명돼요. 포토는 밑그림, 식각과 증착은 실제 모양을 바꾸는 공정이라는 구분은 SK하이닉스 공정 해설 글에도 그대로 나와요.

8대 공정의 구성은 자료마다 다릅니다

8대 공정은 고정된 표준이 아니에요. SK하이닉스 안에서도 두 가지 구성이 쓰입니다.

전공정 연재는 이 분류가 "절대적이지 않다"고 직접 적었어요. 웨이퍼 제조는 엄밀히는 팹 안에서 하는 일이 아니고, 금속 배선·테스트·패키징은 단일 공정이 아니라 목적으로 묶은 작업 범주라는 이유입니다. 금속 배선 안에서도 증착·포토·식각·CMP가 그대로 쓰여요.

직무기술서의 양산기술 공정 묶음은 8대 공정 이름이 아니라 실제 조직 단위를 따라요. Photolithography, Etch, Ion Implant & Diffusion, Thin Film, Cleaning & CMP 다섯 묶음이고, 금속 배선은 별도 묶음이 아니에요. 세정과 CMP는 널리 쓰이는 8대 공정 구성에는 빠져 있지만 직무기술서에는 독립된 묶음으로 들어 있죠.

전공정, 후공정, FEOL, BEOL의 경계

• FEOL과 BEOL 사이에서 소자와 첫 금속층을 잇는 접촉(contact) 구간은 MOL(Middle Of Line)로 따로 부르기도 해요.
• 전공정과 후공정의 경계는 웨이퍼가 팹에서 나오는 시점(fab-out)이에요. EDS는 웨이퍼 상태에서 하지만 테스트이므로 후공정으로 분류합니다. SK하이닉스 뉴스룸도 프론트 엔드는 웨이퍼 제조 공정, 백 엔드는 패키지와 테스트 공정이라고 설명해요.
• HBM에서는 이 경계가 흐려집니다. 칩을 관통하는 전극(TSV)을 뚫고 채우는 일은 식각·증착·CMP 같은 전공정 기술을 쓰지만, 조직상으로는 패키징(Wafer Level Package)에 속해요. 이번 직무기술서도 HBM과 3DS의 Wafer Level Package 공정을 양산기술(P&T) 직무에 넣었어요.

BEOL을 후공정과 같은 말로 쓰면 틀립니다.

공정마다 말해야 하는 원리 하나와 지표 하나

공정을 설명할 때는 원리 하나와 지표 하나만 정확히 짚어도 충분합니다. 아래 표가 그 기준이에요.

산화: 실리콘을 먹으면서 자라는 절연막

• 건식 산화는 Si + O2 → SiO2 반응입니다. 느리지만 막이 치밀하고 균일해서 게이트 산화막처럼 얇고 품질이 중요한 막에 써요.
• 습식 산화는 Si + 2H2O → SiO2 + 2H2 반응입니다. 빠르게 자라 두꺼운 막에 쓰지만 치밀도와 균일도가 떨어져요.
• 라디칼 산화는 고온에서 산소와 수소를 섞어 반응성이 큰 라디칼을 만드는 방식입니다. SK하이닉스 공정 해설은 이 방식이 건식보다 막질이 좋고 입체 구조의 모서리에서도 두께가 고르다고 설명해요.
• 건식·습식 산화는 결정 방향에 따라 속도가 다릅니다. (100)면은 느리고 (110) 측벽은 빨라요. 입체 구조가 많은 최신 소자에서 라디칼 산화를 쓰는 이유입니다.
• 산화막은 실리콘을 소모하며 자랍니다. 다 자란 막 두께의 약 45%만큼 원래 실리콘 표면이 안쪽으로 들어가요.
• 쓰임새는 세 가지예요. 게이트 절연막, 소자 사이를 분리하는 절연막, 이온주입이나 식각 때 아래를 가리는 보호막입니다.
• 게이트 절연막은 SiO2에서 유전율이 높은 high-k 물질과 금속 게이트를 쓰는 HKMG(High-k Metal Gate)로 바뀌는 중이에요.

포토: 선폭은 R = k1·λ/NA로 정해집니다

R은 찍을 수 있는 최소 선폭, λ는 빛의 파장, NA는 렌즈가 빛을 모으는 능력(개구수), k1은 공정 난이도 계수예요. 한 번 노광으로 갈 수 있는 k1의 이론 한계는 0.25입니다.

선폭을 줄이는 방법은 파장을 줄이거나, NA를 키우거나, k1을 낮추는 세 가지뿐이에요.

• 초점심도는 DOF = k2·λ/NA²입니다. NA를 키우면 해상도는 좋아지지만 초점이 맞는 깊이는 NA의 제곱에 반비례해 얕아져요. 해상도와 초점심도는 서로 맞바꾸는 관계입니다.
• ArF 이머전은 렌즈와 웨이퍼 사이에 물(굴절률 약 1.44)을 채워 NA를 1보다 크게 만든 기술이에요.
• EUV는 거의 모든 물질에 흡수되기 때문에 렌즈 대신 반사 거울을 쓰고, 마스크도 반사형이며, 진공에서 노광합니다.
• EUV 없이 선폭을 줄이는 방법이 멀티 패터닝이에요. 한 층을 두 번 이상 나눠 찍거나(LELE), 측벽 막을 이용해 간격을 절반으로 줄입니다(SADP·SAQP). 공정 수가 늘어 원가와 정렬 오차 부담이 커져요.
• 포토의 실무 지표는 세 가지예요. CD(Critical Dimension, 선폭)와 그 균일도, 오버레이(위아래 층이 어긋난 정도), 초점·노광량 여유입니다.
• 순서는 표면 처리(HMDS) → PR 도포 → 소프트 베이크 → 정렬·노광 → 노광 후 베이크(PEB) → 현상 → 하드 베이크 → 검사예요.
• PR은 두 종류예요. 포지티브 PR은 빛을 받은 부분이 현상액에 녹고, 네거티브 PR은 빛을 받은 부분이 남습니다.
• SK하이닉스 Photo 조직은 PR 도포·현상을 맡는 트랙 쪽과 노광 쪽으로 나뉘어 있어요.

NA를 키우면 해상도는 좋아지지만 초점이 맞는 깊이가 NA의 제곱에 반비례해 얕아집니다.

식각: 얼마나 수직으로, 무엇만 깎느냐

• 건식 식각은 플라즈마를 씁니다. 이온이 수직으로 내려와 때리는 물리적 작용과 라디칼이 막과 반응해 기체가 되어 빠져나가는 화학적 작용을 함께 쓰는 방식이 RIE(Reactive Ion Etching)예요.
• 습식 식각은 약품에 담그는 방식이에요. 선택비가 높고 빠르지만 모든 방향으로 똑같이 깎여(등방성) 미세 패턴에는 쓰기 어려워요.
• 선택비는 깎으려는 막의 식각 속도를 깎이면 안 되는 막(마스크나 아래층)의 식각 속도로 나눈 값이에요. 클수록 좋습니다.
• 이방성은 A = 1 − (옆 방향 식각 속도 ÷ 수직 방향 식각 속도)로 나타냅니다. 1이면 완전히 수직, 0이면 등방성이에요.
• 종횡비(aspect ratio)는 구멍의 깊이를 폭으로 나눈 값이에요. 폭 10nm에 종횡비 10이면 깊이는 100nm예요.
• 종횡비가 커지면 이온과 라디칼이 바닥까지 닿기 어려워 깊이 들어갈수록 식각 속도가 떨어집니다(ARDE, Aspect Ratio Dependent Etching). 이때 구멍이 끝까지 안 뚫리는 not-open, 중간이 불룩해지는 bowing, 구멍이 휘는 twisting이 생겨요.
• 측벽을 보호막(폴리머)으로 덮어 옆 방향 식각을 막는 것이 고종횡비 식각의 기본 방법이에요. 보호막이 과하면 구멍이 막히고, 부족하면 옆이 파이거든요.
• 극저온 식각은 웨이퍼를 영하로 식혀 측벽에 보호층이 잘 생기게 하는 방법입니다. SK하이닉스 뉴스룸에 실린 전문가 대담은 이 기술이 낸드에 먼저 일부 적용됐고 D램으로 넓어질 것으로 전망했어요.
• 금속 식각은 부산물의 끓는점이 높아 기체로 내보내기 어려워요. 구리 배선에서 식각 대신 다마신 방식을 쓰는 이유죠.

증착: 깊은 구멍일수록 PVD에서 ALD로

• step coverage는 구멍의 측벽이나 바닥에 쌓인 두께를 윗면에 쌓인 두께로 나눈 값이에요. 1(100%)에 가까울수록 좋죠.
• ALD가 잘 덮이는 이유는 자기 제한 반응입니다. 표면에 붙을 자리가 다 차면 원료를 더 넣어도 반응이 멈추므로, 구멍 입구와 바닥의 두께가 같아져요.
• 종횡비가 큰 구조일수록 PVD → CVD → ALD 쪽으로 옮겨 갑니다. D램 커패시터 유전막과 3D 낸드의 저장막이 ALD로 만드는 대표적인 막이에요.
• SK하이닉스 Thin Film 조직은 박막 공정을 웨이퍼 표면에 1㎛ 이하의 얇은 막을 입히는 과정이라고 설명합니다. 막 두께가 고르지 않으면 뒤따르는 포토와 식각의 패턴 정밀도가 떨어진다는 것이 이 조직의 설명이죠.

이온주입과 확산: 전기가 통하는 영역 만들기

• 순수한 실리콘은 전기가 거의 통하지 않아요. 3족 원소(붕소)를 넣으면 P형, 5족 원소(인·비소)를 넣으면 N형이 되는데, 이 작업이 도핑이에요.
• 도핑 방법은 두 가지예요. 확산은 1,000℃ 이상의 열로 불순물을 퍼뜨리고, 이온주입은 이온을 전기장으로 가속해 박아 넣습니다.
• 이온주입의 조절 변수는 둘이에요. dose는 단위 면적당 들어간 이온 수(ions/cm²)로 농도를 정하고, 에너지(keV)는 들어가는 깊이를 정해요. 이온 빔 전류와 시간으로 dose를 셀 수 있어 확산보다 정밀하죠.
• 이온이 박히면 실리콘 결정이 부서지고, 박힌 이온은 아직 전기적으로 동작하지 않아요. 그래서 주입 뒤에 열처리(anneal)로 결정을 되살리고 불순물을 격자 자리에 앉힙니다. 불순물이 필요 이상 퍼지지 않도록 짧게 가열하는 RTA(급속 열처리)를 써요.
• 채널링은 이온이 결정의 빈 통로를 따라 예정보다 깊이 들어가는 현상이에요. 웨이퍼를 약 7도 기울이거나 표면에 얇은 산화막을 두어 막아요.
• SK하이닉스 Diffusion 조직은 산화·증착을 맡는 Furnace 쪽과 이온주입을 맡는 Implant 쪽으로 나뉩니다. 직무기술서의 "Ion Implant & Diffusion"이 이 구성과 같아요. 여기서 Diffusion은 도핑 방법만이 아니라 고온 로(furnace)에서 하는 산화·열처리·증착을 함께 가리킵니다.

세정과 CMP: 포토의 초점을 맞추려고 갈아 냅니다

• 세정은 각 공정 앞뒤에서 입자, 유기물, 금속 오염, 자연 산화막을 없애요. 전체 공정 수의 상당 부분을 차지하는 반복 공정이에요.
• 대표 세정액은 SC-1(암모니아수 + 과산화수소, 입자·유기물 제거), SC-2(염산 + 과산화수소, 금속 제거), 묽은 불산(산화막 제거)이 있어요.
• CMP(Chemical Mechanical Polishing)는 슬러리의 화학 작용과 패드의 기계적 마찰로 표면을 갈아 내는 공정이에요.
• 평탄화가 필요한 이유는 포토의 초점심도예요. 표면이 울퉁불퉁하면 높은 곳과 낮은 곳 가운데 한쪽은 초점이 맞지 않습니다. 층을 많이 쌓을수록, NA가 커질수록 평탄도 요구가 올라가요.
• 제거 속도는 프레스턴 식 RR = Kp·P·V로 설명합니다. 누르는 압력(P)과 패드·웨이퍼의 상대 속도(V)에 비례해요.
• CMP 불량은 세 가지가 대표적이에요. 넓은 금속 부분이 접시처럼 파이는 dishing, 패턴이 빽빽한 곳의 절연막이 함께 깎이는 erosion, 슬러리 입자가 내는 스크래치예요.
• SK하이닉스 C&C 조직은 선폭이 줄면서 같은 크기의 결함이 더 많은 셀을 망가뜨려 수율 손실이 커진다고 설명했어요.

금속 배선: 저항과 정전용량의 곱이 신호 지연입니다

• 배선 금속의 조건은 낮은 저항, 실리콘·절연막과의 접착력, 열과 전류를 견디는 안정성, 가공하기 쉬움이에요.
• 알루미늄은 막을 깐 뒤 식각해 선을 만들어요. 구리는 식각이 어려워 다마신 방식을 씁니다. 절연막에 먼저 홈을 파고, 구리를 채운 뒤, 넘친 구리를 CMP로 갈아 내요.
• 구리는 절연막 속으로 퍼져 나가므로 탄탈럼 계열 장벽 금속(barrier metal)으로 홈 안쪽을 먼저 감쌉니다. 알루미늄 배선에서도 실리콘과 알루미늄이 섞이지 않게 경계에 장벽 금속을 둬요.
• 수직 연결(contact, via)에는 좁은 구멍을 잘 채우는 텅스텐을 주로 써요.
• 배선 지표는 RC 지연입니다. 저항(R)과 선 사이 정전용량(C)의 곱이 신호 지연을 정해요. 선이 가늘어지면 R이 커지고, 선 간격이 좁아지면 C가 커집니다. 유전율이 낮은 절연막(low-k)을 쓰는 이유예요.
• electromigration은 큰 전류가 오래 흐를 때 금속 원자가 전자에 밀려 이동해 선이 끊어지는 현상이에요.
• SK하이닉스 공정 해설은 금속 배선을 같은 소자라도 어떻게 잇느냐에 따라 다른 반도체가 되게 하는 공정이라고 설명해요.

EDS와 패키징: 골라내고, 잘라서, 감쌉니다

• EDS(Electrical Die Sorting)는 웨이퍼 상태에서 하는 전기 검사예요. 웨이퍼 테스트, 프로브 테스트와 같은 말이에요.
• 웨이퍼 테스트의 흐름은 소자 전기 특성 측정(EPM/ET) → 웨이퍼 번인(높은 온도와 전압으로 초기 불량을 미리 드러냄) → 고온·저온 테스트 → 리페어 → 최종 판정으로 이어져요.
• 리페어는 메모리에만 있는 단계예요. 메모리 칩에는 여분의 셀 줄(redundancy)이 미리 들어 있어서, 불량 셀이 있는 줄을 여분 줄로 바꿔 칩을 살립니다. 리페어가 수율을 직접 끌어올려요.
• 패키징의 흐름은 웨이퍼 뒷면 연마(back grinding) → 절단(sawing) → 칩 부착(die attach) → 전기 연결(와이어 본딩 또는 플립칩 범프) → 수지 몰딩 → 마킹 → 솔더볼 부착 → 낱개 분리 순서예요.
• 패키지 테스트는 번인 → 온도별·속도별 테스트 → 외관 검사 순서예요. SK하이닉스 후공정 연재는 테스트를 대상에 따라 웨이퍼 테스트와 패키지 테스트로, 항목에 따라 온도별·속도별·동작별 테스트로 나눕니다.
• 패키징은 Conventional 패키지(와이어 본딩 중심)와 Wafer Level Package(웨이퍼 상태에서 범프·재배선·TSV를 만드는 방식)로 나뉩니다. HBM은 뒤쪽에 속해요.

D램은 세워서 키우고, 낸드는 쌓아서 키울까?

맞아요. D램은 평면에서 선폭을 줄이는 미세화로, 낸드는 위로 층을 쌓는 적층으로 용량을 늘립니다. 그래서 가장 어려운 공정도 서로 달라요.

D램 셀: 문과 그릇, 그리고 리프레시

• 트랜지스터는 문, 커패시터는 전하를 담는 그릇이에요. 워드라인이 문을 열면 비트라인과 커패시터가 이어져 전하를 넣거나 꺼냅니다.
• 커패시터의 전하는 가만히 두어도 새어 나가요. 그래서 일정 시간마다 읽어서 다시 써 주는 리프레시가 필요하고, JEDEC 표준 리프레시 주기는 일반 온도에서 64ms입니다.
• 읽기는 커패시터의 전하를 비트라인으로 흘려보내는 방식이라 읽으면 데이터가 없어져요(파괴적 읽기). 센스 앰프가 미세한 전압 차이를 키워 읽고, 같은 값을 다시 써 넣습니다.
• 정전용량은 C = ε·A/d입니다. ε는 유전막의 유전율, A는 전극 면적, d는 유전막 두께예요.
• 미세화로 셀의 바닥 면적이 줄어도 센스 앰프가 읽을 수 있는 전하량은 지켜야 합니다. 방법은 세 가지예요. 커패시터를 위로 길게 세워 A를 키우거나, 유전율이 높은 high-k 물질(지르코늄 산화물 계열)을 쓰거나, 유전막을 얇게 합니다. 유전막을 얇게 하면 누설 전류가 늘어나요.
• SK하이닉스 뉴스룸의 전문가 기고는 평면 구조에서 10나노 미만으로 가려면 커패시터 종횡비가 100 이상이어야 한다고 설명해요. 바닥 폭이 20nm 안팎으로 좁아지면 커패시터가 위로만 길고 홀쭉해져 쓰러질 위험이 커진다는 것이 같은 글의 설명이에요.
• 가장 어려운 공정은 두 가지입니다. 첫째는 커패시터가 들어갈 깊고 좁은 구멍을 휘거나 막히지 않게 뚫는 고종횡비 식각이에요. 둘째는 그 구멍 안쪽 전체에 유전막과 전극을 원자층 수준으로 고르게 입히는 ALD 증착입니다. 구멍 사이 간격이 좁아 세정·건조 때 기둥이 서로 붙거나 쓰러지는 것도 막아야 해요.
• 셀 트랜지스터는 누설을 줄이려고 게이트를 실리콘 안에 묻은 구조(buried channel)를 써요. 현재 셀 배치는 6F²이고, F는 최소 선폭이에요.
• 다음 구조로 SK하이닉스는 2025년 6월 VLSI 학회에서 트랜지스터를 수직으로 세우는 4F² VG(Vertical Gate) 플랫폼과 3D D램을 제시했어요. 양산 적용 시점은 공개 자료 미확인입니다.

낸드 셀: 전하를 가두는 막과 3D 적층

• 낸드 셀은 게이트와 채널 사이에 전하를 가두는 막이 있는 트랜지스터예요. 전자가 갇히면 문턱전압이 올라가고, 이 문턱전압의 높낮이로 데이터를 구분합니다.
• 전하를 가두는 방식은 두 가지입니다. 플로팅 게이트는 도체(폴리실리콘)에, CTF(Charge Trap Flash)는 부도체(질화막)에 전하를 가둬요. CTF는 전하가 막 안에서 돌아다니지 않아 이웃 셀 간섭이 작고 막을 얇게 만들 수 있습니다. 3D 낸드는 CTF가 주류이고 SK하이닉스도 CTF를 써요.
• CTF 셀의 막 구조는 채널 쪽부터 터널 산화막 → 전하 저장 질화막 → 블로킹 산화막 순서인 ONO(Oxide-Nitride-Oxide)입니다.
• 쓰기와 지우기는 높은 전압을 걸어 전자가 터널 산화막을 뚫고 지나가게 하는 FN 터널링으로 해요.
• 한 셀에 문턱전압 단계를 몇 개 두느냐에 따라 SLC(1비트, 2단계), MLC(2비트, 4단계), TLC(3비트, 8단계), QLC(4비트, 16단계)로 나뉩니다. 단계가 많을수록 용량당 원가는 내려가고 속도와 수명은 나빠져요.

3D 낸드를 만드는 순서

1. 산화막과 질화막을 번갈아 수백 층 쌓아요(ONON 적층, 몰드).
2. 위에서 아래까지 관통하는 채널 홀을 뚫습니다.
3. 구멍 안쪽 벽에는 블로킹 산화막 → 저장 질화막 → 터널 산화막 → 폴리실리콘 채널 순서로 막을 입혀요.
4. 층을 나누는 긴 홈(slit)을 파고, 그 홈으로 약품을 넣어 질화막 층만 녹여 냅니다.
5. 질화막이 빠진 자리에는 텅스텐을 채워 워드라인으로 만들죠.
6. 마지막으로 층마다 전기를 따로 넣을 수 있도록 가장자리를 계단 모양으로 깎고 접촉 구멍을 연결해요.

• 가장 어려운 공정은 채널 홀 식각입니다. SK하이닉스 뉴스룸의 전문가 기고는 단수가 늘어난 3D 낸드의 종횡비가 50 이상이라고 설명해요. 구멍이 위에서 아래까지 같은 지름으로, 휘지 않고, 수십억 개가 똑같이 뚫려야 하거든요.
• 그다음으로 어려운 것이 ONON 적층이에요. 층마다 두께가 조금씩 어긋나면 수백 층에서 오차가 쌓이고, 막의 응력 때문에 웨이퍼가 휩니다.
• 한 번에 뚫기 어려워지면 나눠서 뚫습니다. SK하이닉스는 321단 낸드에서 구멍 뚫는 작업을 세 번에 나눠 한 뒤 세 구멍을 전기적으로 잇는 3-플러그 공정을 썼다고 밝혔어요. 구멍 하나의 종횡비는 줄지만, 위아래 구멍을 정확히 맞추는 정렬 문제가 새로 생깁니다.
• SK하이닉스가 부르는 "4D 낸드"는 CTF 셀에, 셀을 구동하는 주변 회로를 셀 아래에 넣는 PUC(Peripheral Under Cell) 구조를 합친 제품이에요. 회사는 2018년 96단부터 이 이름을 썼습니다.

SK하이닉스 낸드 세대

회사는 321단 제품이 이전 세대보다 생산성이 59%, 데이터 전송 속도가 12%, 읽기 성능이 13%, 읽기 전력 효율이 10% 이상 좋아졌다고 설명했어요. 321단 다음 세대의 단수와 일정은 공개 자료 미확인입니다.

HBM은 일반 D램과 무엇이 다를까?

HBM(High Bandwidth Memory, 고대역폭 메모리)은 D램 칩 여러 장을 수직으로 쌓고 칩을 관통하는 전극으로 이어, 한 번에 주고받는 데이터양(대역폭)을 크게 늘린 D램입니다. AI 가속기의 GPU 바로 옆에 붙어요.

1. 핵심 기술은 세 가지입니다. 칩을 뚫어 만든 전극인 TSV, 칩 사이를 잇는 마이크로 범프, 쌓은 칩 사이를 채우고 붙이는 적층 방식이에요.
2. SK하이닉스는 범프를 한꺼번에 녹여 붙이고 액체 보호재를 채우는 MR-MUF를 쓰고, 이 방식의 강점은 열을 잘 빼는 것입니다.
3. HBM3E에서 HBM4로 가면서 데이터 통로가 1,024개에서 2,048개로 늘었고, 맨 아래 칩을 파운드리 로직 공정으로 만들기 시작했어요.

• 대역폭은 I/O 수 × 핀당 속도입니다. HBM은 핀 하나의 속도를 극단으로 올리는 대신 통로 수를 수천 개로 늘린 구조예요.
• TSV(Through Silicon Via)는 칩에 깊은 구멍을 뚫고(식각), 절연막과 장벽막을 입히고(증착), 구리를 채우고(도금), 평탄하게 갈아(CMP) 만든 수직 전극입니다. 전공정 기술 네 가지가 그대로 쓰여요.
• 마이크로 범프는 TSV 끝에 달린 수십 ㎛ 크기의 작은 금속 돌기로, 위아래 칩의 TSV를 서로 이어 줘요.
• 칩을 많이 쌓아도 전체 높이는 규격을 넘을 수 없어서 칩을 얇게 갈아야 해요. SK하이닉스는 12단 HBM3E에서 칩을 기존보다 40% 얇게 만들었다고 밝혔습니다. 얇은 칩은 휘기 쉬워 휨(warpage) 제어가 접합 품질을 정해요.
• 칩이 겹쳐 있어서 열이 빠져나갈 길이 좁아요. 방열이 HBM 설계와 공정의 주요 제약이에요.

적층 방식 세 가지

• SK하이닉스는 MR-MUF에서 범프를 녹일 때 칩이 제자리로 스스로 맞춰지는 자기 정렬 효과가 있다고 설명해요.
• 어드밴스드 MR-MUF는 얇은 칩의 휨을 제어하는 기술과 새 보호재를 더한 개선판입니다. 회사는 이 방식으로 12단 HBM3E의 방열 성능을 전 세대보다 10% 높였다고 밝혔어요.
• 하이브리드 본딩 적용 시점은 정해져 있지 않습니다. SK하이닉스는 2024년 9월 16단 제품에 어드밴스드 MR-MUF와 하이브리드 본딩을 모두 준비한다고 밝혔고, 이후 16단 HBM3E를 MR-MUF로 개발했어요. 20단부터 하이브리드 본딩이 쓰인다는 것은 언론 보도이고, 회사가 확정해 발표한 내용은 공개 자료 미확인입니다.
• 하이브리드 본딩은 CMP 평탄도와 입자 제어가 접합 수율을 정해요. 전공정의 CMP·세정·계측 기술이 패키징으로 넘어오는 사례예요.

HBM3E에서 HBM4E까지

HBM4의 가장 큰 변화는 I/O가 두 배가 된 것, 그리고 베이스 다이가 메모리 공정에서 로직 공정으로 바뀐 것, 두 가지입니다.

• 베이스 다이는 맨 아래에서 GPU와 신호를 주고받고 위의 코어 다이를 제어하는 칩이에요. SK하이닉스는 HBM3E까지 자체 공정으로 만들었고, HBM4부터 로직 선단 공정을 쓰기로 2024년 4월 TSMC와 협약을 맺었습니다. HBM4 베이스 다이가 TSMC 12nm 공정이라는 것은 언론 보도예요.
• 회사는 HBM4에 검증된 어드밴스드 MR-MUF와 1b D램을 써서 양산 위험을 줄였다고 설명했습니다. 2026년 2분기 실적 발표에서는 HBM4 수율이 전작과 비슷한 수준에 올랐다고 밝혔어요. 수율 수치는 공개 자료 미확인입니다.
• I/O가 두 배가 되면 TSV와 범프 수가 그만큼 늘고 범프 간격이 좁아집니다. 접합 불량이 날 자리가 늘어나니 패키징 수율 관리가 더 어려워져요.
• JEDEC은 HBM4 표준(JESD270-4)에서 패키지 높이 기준을 775㎛로 정했습니다. 높이 여유가 생겨 16단까지 범프 방식으로 쌓을 수 있게 됐고, 하이브리드 본딩이 꼭 필요한 시점이 뒤로 밀렸어요.

수율이 왜 곧 원가일까?

웨이퍼 한 장을 가공하는 비용은 그 안에서 양품이 몇 개 나오든 거의 같기 때문입니다. 장비 감가상각, 재료, 전력, 인건비가 대부분 고정비거든요.

수율은 투입한 양 가운데 양품으로 나온 양의 비율이에요. 어느 단계에서 세느냐에 따라 이름이 달라집니다.

• 보통 "수율"이라고 하면 EDS 수율을 가리켜요.
• 누적 수율은 곱셈이에요. FAB 98%, EDS 90%, 조립 99%, 최종 테스트 98%라고 가정하면 0.98 × 0.90 × 0.99 × 0.98 ≈ 85.6%예요.
• EDS 수율은 결함 밀도와 칩 면적으로 설명해요. 가장 단순한 푸아송 모델은 Y = exp(−A·D0)입니다. A는 칩 면적, D0는 단위 면적당 치명적 결함 수예요. 칩이 클수록, 결함이 많을수록 수율이 지수적으로 떨어집니다.
• SK하이닉스의 실제 수율 수치와 사내 수율 정의 문구는 공개 자료 미확인입니다. 수율은 반도체 회사가 공개하지 않는 영업 비밀이에요.

칩 하나의 원가는 "웨이퍼 한 장 가공비 ÷ 양품 칩 수"입니다. 수율이 80%에서 90%로 오르면 같은 비용으로 양품이 12.5% 더 나오고, 칩당 원가는 약 11% 내려가요(가공비가 같다고 가정한 계산).

메모리는 규격이 표준화돼 있어 회사 간 제품 차이가 작고 가격이 시장에서 정해집니다. 파는 값이 같으면 원가가 낮은 회사가 이익을 더 많이 남겨요.

새 공정 세대의 초기에는 수율이 낮습니다. 이 수율을 얼마나 빨리 끌어올리느냐(ramp-up)가 그 세대의 수익성을 정해요. 양산기술 직무 소개의 "안정적으로 생산될 수 있도록 … 최적화"와 기반기술 직무 소개의 "품질과 수율을 확보"가 모두 이 일을 가리킵니다.

HBM은 한 장만 불량이어도 통째로 버립니다

여러 장을 쌓은 패키지는 칩 한 장만 불량이어도 나머지 양품 칩까지 통째로 버려요. SK하이닉스 후공정 연재도 적층 패키지가 수율에 취약한 이유를 이렇게 설명합니다.

접합 한 번의 수율이 99%라고 가정하면 12번 쌓았을 때 0.99¹² ≈ 88.6%, 16번 쌓았을 때 0.99¹⁶ ≈ 85.1%입니다.

그래서 쌓기 전에 양품으로 확인된 칩(KGD, Known Good Die)만 골라 쓰는 웨이퍼 테스트의 정확도가 중요해집니다.

입자 하나가 선을 끊는 이유와 팹이 막는 방법

• 수율을 깎는 원인은 크게 둘이에요. 입자·스크래치·잔류물처럼 무작위로 생기는 결함과, 공정 조건이 틀어져 웨이퍼의 특정 위치에 되풀이해 생기는 결함입니다.
• 입자가 회로 선폭의 절반 정도만 돼도 선을 끊거나 이웃 선과 붙일 수 있어요. 선폭이 10나노급이면 수 나노미터 입자도 치명적 결함이 됩니다.
• 입자는 공기, 사람, 장비 내부의 마찰 부품, 공정 가스·약품, 웨이퍼를 옮기는 과정에서 들어와요.
• 팹은 필터로 거른 공기를 천장에서 바닥으로 흘려보내고, 웨이퍼를 밀폐 용기(FOUP)에 넣어 자동 반송 장치(OHT)로 옮겨 사람 손을 없앱니다.
• 기반기술의 Defect & Environment Control이 결함의 근본 원인 분석과 팹 환경 표준을, 양산기술의 AMHS가 웨이퍼 자동 반송을 맡아요.

미세화와 적층은 왜 공정을 점점 어렵게 만들까?

선폭이 줄고 층이 늘수록 허용 오차는 좁아지고 단계는 많아지기 때문입니다. D램 10나노급 세대는 1x → 1y → 1z → 1a → 1b → 1c 순서이고, 1a가 4세대, 1b가 5세대, 1c가 6세대예요. 이름의 숫자와 알파벳은 실제 선폭이 아니라 세대 이름입니다.

• 회사는 1c DDR5가 1b보다 생산성이 30% 이상 높고, 동작 속도는 8Gbps로 11% 빠르며, 전력 효율은 9% 이상 좋아졌다고 발표했습니다.
• 회사는 1c를 1b 플랫폼을 확장하는 방식으로 개발해 시행착오를 줄였다고 설명했어요. 새 세대에서 바꾸는 것을 최소로 줄여 양산 수율을 빨리 올리려는 선택입니다.
• 2025년 8월 학회 발표에서 회사 구성원은 1d와 그다음 세대에도 EUV를 계속 쓰겠다고 말했습니다. High-NA EUV를 어느 세대부터 쓸지는 공개 자료 미확인이에요.

미세화가 일을 어렵게 만드는 여섯 경로

1. 공정 여유(margin)가 줄어듭니다. 선폭이 줄면 허용되는 CD 편차와 오버레이 오차도 같은 비율로 줄어요. 같은 장비의 같은 흔들림이 이전 세대에서는 양품, 새 세대에서는 불량이 됩니다.
2. 공정 수가 늘어납니다. 멀티 패터닝과 EUV 층이 늘면 한 웨이퍼가 거치는 단계가 늘고, 단계마다의 수율 손실이 곱해져요.
3. 종횡비가 커집니다. 바닥 면적은 줄고 높이는 유지해야 하므로 식각과 증착이 더 깊고 좁은 구조를 다룹니다.
4. 같은 결함이 더 치명적이 됩니다. 이전에는 문제가 안 되던 크기의 입자가 치명적 결함이 되고, 결함 하나가 망가뜨리는 셀 수도 늘어요.
5. 측정이 어려워집니다. 재려는 치수가 계측 장비의 분해능에 가까워지고, 깊은 구조의 안쪽은 위에서 보이지 않아요. SK하이닉스 DMI 구성원은 공정이 미세해지면서 기존 방법으로 재기 어려운 영역이 늘어 새 계측 방법을 소자·공정 조직, 장비 협력사와 함께 찾는다고 설명했습니다.
6. 전기적 여유가 줄어듭니다. 커패시터 전하량, 누설 전류, 이웃 셀 간섭의 허용 범위가 좁아져 공정 편차가 곧 동작 불량이 돼요.

낸드와 HBM의 적층

• 낸드 단수가 늘면 채널 홀이 깊어지고, 몰드 층 두께 오차가 쌓이고, 막 응력으로 웨이퍼가 휩니다. 나눠 뚫으면 정렬 문제가 생겨요. 셀 전류는 채널이 길어질수록 줄어듭니다.
• 층이 많을수록 증착과 식각 시간이 길어져 장비 한 대가 처리하는 웨이퍼 수가 줄어요. 단수 증가는 수율 문제이면서 생산성 문제입니다.
• HBM 단수가 늘면 칩을 더 얇게 갈아야 하고, 휨이 커지고, 열이 빠질 길이 길어지고, 접합 횟수가 늘어 누적 수율이 내려갑니다.

양산기술과 기반기술은 8대 공정의 어디에 서 있을까?

양산기술은 공정별로 세로로, 기반기술은 모든 공정을 가로로 가로지릅니다. 양산기술의 다섯 공정 묶음은 8대 공정의 2~6번, 곧 팹 안의 반복 구간에 그대로 대응해요.

AMHS(Automated Material Handling System)는 공정 그 자체가 아니라 공정과 공정 사이예요. 천장 레일을 달리는 OHT, 보관 설비인 Stocker, Conveyor, 자율주행 로봇 AMR이 웨이퍼를 옮기고, MCS(Material Control System)가 무엇을 어디로 보낼지 정해요. 직무기술서는 이 일의 지표를 Throughput(처리량)과 Utilization(가동률)으로 적었습니다.

두 직무를 나란히 놓으면

두 직무의 관계는 "조건을 잡는 쪽"과 "재고 밝히는 쪽"입니다.

예를 들어 식각 뒤 구멍 지름이 웨이퍼 가장자리에서만 작게 나온다면, DMI가 그 차이를 수치로 재고, AT가 단면을 잘라 구조를 확인합니다. Etch 공정 엔지니어는 가스 유량이나 온도 조건을 바꾸고, 장비 엔지니어는 부품 상태를 점검해요.

SK하이닉스는 공정과 직무를 어떻게 설명해 왔을까?

회사는 직무 인터뷰와 공정 해설 연재를 꾸준히 공개해 왔어요.

인터뷰 발언 가운데 직무 이해에 직접 쓰이는 것은 다음과 같아요.

• 박류빈 TL은 양산기술에서 데이터를 보고 분석해 다음 행동의 방향을 정하는 일이 가장 중요하다고 말했어요. 장비 엔지니어도 장비 자체보다 데이터를 다루는 시간이 많다는 설명이에요.
• 이희규 TL은 정기 점검(PM)에 관한 셋업 사양을 표준화해 시스템으로 만들고, 양산 전에 장비 셋업이 회사 기준에 맞는지 점검하는 일을 맡는다고 소개했습니다. 신입에게는 실무 역량보다 배우려는 의지와 문제 해결 능력을 기대한다고 말했어요.
• 채용 담당 송상목 TL은 반도체 하나가 수많은 장비와 공정을 거치므로 역할 구분을 넘어 서로의 업무와 지식을 이해하는 태도가 중요하다고 말했어요.
• 최진혁 TL은 마스크의 작은 흠집이나 오염이 회로에 그대로 옮겨져 불량이 된다고 설명했어요. Mask 조직은 결함 분류와 제거, 마스크별 이슈 관리를 AI로 자동화하는 작업을 AI 전담 부서와 함께 하고 있어요.
• 기반기술 인터뷰는 신입에게 기대하는 것으로 장비를 익히는 능력, 반도체 공정 흐름 이해, 끈기와 꼼꼼함, 배우려는 태도를 꼽았어요.

소재·AT·ME·DEC 조직의 구성원 인터뷰, 각 조직의 인원과 리더는 공개 자료 미확인입니다.

공정 해설 글

공정 세대 발표 연표

면접에서 나올 기술 질문

직무기술서의 업무와 우대 항목에서 곧바로 나올 수 있는 질문을 예상한 것입니다.

• 반도체 8대 공정을 순서대로 설명해 보세요. 웨이퍼 제조, 산화, 포토, 식각, 증착·이온주입, 금속 배선, EDS, 패키징 순서이고 앞의 여섯이 전공정, 뒤의 둘이 후공정입니다. 순서를 외워 나열하기보다 "막을 만들고, 무늬를 찍고, 깎는 일을 층마다 되풀이한다"는 반복 구조를 먼저 말하면 듣는 사람이 따라오기 쉬워요. 흔히 틀리는 곳은 8개를 한 번씩만 지나가는 일직선 흐름으로 설명하는 경우예요.
• 8대 공정 가운데 가장 중요하다고 생각하는 공정과 이유는 무엇인가요. 정해진 답은 없고 기준을 먼저 세워야 합니다. "미세화의 한계를 정하는 공정"이 기준이면 포토(R = k1·λ/NA), "D램과 낸드의 구조를 실제로 만드는 공정"이 기준이면 고종횡비 식각을 고를 수 있어요. 흔히 틀리는 곳은 한 공정만 치켜세우고 다른 공정과의 연결(예: 평탄도가 나쁘면 포토 초점이 안 맞음)을 말하지 않는 경우죠.
• 전공정과 후공정은 어떻게 다른가요. FEOL, BEOL과는 어떤 관계인가요. 전공정은 팹에서 웨이퍼 위에 소자와 배선을 만드는 과정, 후공정은 테스트와 패키징입니다. FEOL(소자 형성)과 BEOL(금속 배선)은 둘 다 전공정 안의 구분이에요. 흔히 틀리는 곳은 BEOL을 후공정이라고 말하는 경우예요.
• 포토 공정에서 더 미세한 패턴을 만들려면 어떻게 해야 하나요. R = k1·λ/NA에서 파장을 줄이거나(ArF 193nm → EUV 13.5nm), NA를 키우거나(이머전, High-NA), k1을 낮춥니다(멀티 패터닝 등). NA를 키우면 초점심도가 NA의 제곱에 반비례해 얕아지므로 CMP 평탄도 요구가 함께 올라요. 흔히 틀리는 곳은 R이 클수록 좋다고 말하는 경우예요. R은 작을수록 해상도가 좋아요.
• 식각에서 선택비와 이방성은 무엇이고 왜 중요한가요. 선택비는 깎을 막과 남길 막의 식각 속도 비율이고, 이방성은 수직으로만 깎이는 정도입니다. 종횡비가 큰 구멍일수록 마스크가 버텨야 하는 시간이 길어 높은 선택비가, 옆이 파이지 않아야 하므로 높은 이방성이 필요해요. 흔히 틀리는 곳은 건식 식각이 항상 좋다고 말하는 경우죠. 습식 식각은 선택비가 높아 3D 낸드의 질화막 제거처럼 지금도 쓰여요.
• CVD와 ALD의 차이는 무엇이고 ALD는 어디에 쓰나요. CVD는 원료 기체가 표면에서 연속으로 반응해 막이 자라고, ALD는 원료를 번갈아 넣어 한 주기에 원자층 하나씩 쌓습니다. ALD는 자기 제한 반응이라 깊은 구조에서도 step coverage가 100%에 가깝지만 느려요. D램 커패시터 유전막과 낸드 저장막에 씁니다. 흔히 틀리는 곳은 ALD가 모든 면에서 CVD보다 낫다고 말하는 경우예요.
• 이온주입 뒤에 열처리를 하는 이유는 무엇인가요. 이온이 박히면서 부서진 실리콘 결정을 되살리고, 불순물을 격자 자리에 앉혀 전기적으로 동작하게 만들기 위해서예요. 오래 가열하면 불순물이 퍼져 접합 깊이가 달라지므로 짧게 가열하는 RTA를 써요. 흔히 틀리는 곳은 dose와 에너지를 바꿔 말하는 경우예요. dose는 농도, 에너지는 깊이예요.
• D램과 낸드 플래시의 차이를 설명해 보세요. D램은 1T1C 구조로 커패시터에 전하를 담아 저장하고 전원이 꺼지면 지워집니다. 낸드는 전하 저장막에 전자를 가둬 문턱전압으로 저장하고 전원이 꺼져도 남아요. D램은 선폭을 줄이는 미세화, 낸드는 층을 쌓는 적층으로 용량을 늘려요. 흔히 틀리는 곳은 용도만 말하고 구조 차이를 빼는 경우죠.
• HBM은 무엇이고 일반 D램과 어떻게 다른가요. D램 칩을 수직으로 쌓고 TSV와 마이크로 범프로 이어 대역폭을 키운 D램입니다. I/O가 HBM3E 1,024개, HBM4 2,048개로 일반 D램보다 수십 배 많아요. 흔히 틀리는 곳은 HBM을 D램과 다른 종류의 메모리로 설명하거나, MR-MUF와 TC-NCF를 뒤바꿔 말하는 경우예요.
• 미세화는 왜 점점 어려워지나요. 선폭이 줄면 허용 오차도 같이 줄어 같은 장비 편차가 불량이 되고, 공정 수가 늘어 수율 손실이 곱해지며, 종횡비가 커져 식각·증착이 어려워집니다. D램에서는 커패시터 전하량을 지키는 것이 한계 요인이에요. 흔히 틀리는 곳은 "노광 장비의 한계"만 말하는 경우예요. 식각, 증착, 계측, 결함 관리가 함께 어려워져요.
• 수율이란 무엇이고 왜 중요한가요. 투입 대비 양품의 비율이고, 보통 웨이퍼 한 장의 전체 칩 가운데 테스트를 통과한 칩의 비율(EDS 수율)을 가리킵니다. 웨이퍼 가공비가 고정돼 있어 수율이 곧 칩당 원가이고, 메모리는 가격이 시장에서 정해지므로 원가가 이익을 정해요. 흔히 틀리는 곳은 단계별 수율을 더하거나 평균 내는 경우예요. 누적 수율은 곱해요.
• 양산기술과 기반기술은 어떻게 다른가요. 양산기술은 Photo·Etch·Diffusion·Thin Film·C&C 같은 특정 공정과 장비의 조건을 잡아 수율과 생산성을 올리고, 기반기술은 모든 공정에 걸친 계측·분석·마스크·소재·장비 진단·환경을 맡습니다. 흔히 틀리는 곳은 기반기술을 연구소 조직으로 설명하는 경우죠. 직무기술서는 기반기술을 제조 직군에 두고 개발과 양산을 모두 지원한다고 적었어요.

이 경험을 발표할 때 파고드는 질문

• 그 실험에서 바꾼 변수와 고정한 변수는 무엇이었나요. 바꾼 조건, 고정한 조건, 측정한 값을 나눠 말하고, 한 번에 변수 하나만 바꿨는지 또는 실험계획법을 썼는지 밝히면 됩니다.
• 결과를 어떻게 측정했고 그 측정값을 얼마나 믿을 수 있나요. 쓴 장비(SEM, 엘립소미터, 4-point probe 등), 측정 위치와 횟수, 반복했을 때의 편차를 숫자로 말하면 됩니다.
• 예상과 다르게 나온 결과는 무엇이었고 원인을 어떻게 좁혔나요. 실패한 조건을 숨기지 않고, 세운 가설과 그것을 확인하거나 버린 근거를 순서대로 말하면 됩니다.
• 팀 프로젝트에서 본인이 직접 한 일은 어디까지인가요. 조건 설계, 장비 조작, 데이터 분석, 보고서 가운데 본인이 한 부분과 다른 사람이 한 부분을 나눠 말하면 됩니다.
• 학교 실험실 결과가 양산 라인에서도 똑같이 나올까요. 조각 시편과 300mm 웨이퍼의 균일도 차이, 장비 간 차이, 처리 속도와 비용처럼 양산에서 새로 생기는 조건을 한두 가지 짚으면 됩니다.
• 같은 실험을 다시 한다면 무엇을 바꾸겠습니까. 표본 수, 대조군, 측정 방법 가운데 부족했던 것 하나와 그것을 바꾸면 어떤 결론이 더 분명해지는지를 말하면 됩니다.